L’evoluzione dell’hardware per l’intelligenza artificiale potrebbe essere a un punto di svolta. Un gruppo di ingegneri di Stanford University, Carnegie Mellon University, University of Pennsylvania e MIT, in collaborazione con SkyWater Technology, ha sviluppato un nuovo chip tridimensionale che punta a superare i limiti strutturali dei processori tradizionali, aprendo la strada a una nuova generazione di semiconduttori per l’AI e rafforzando al tempo stesso la produzione domestica negli Stati Uniti. A differenza dei chip bidimensionali oggi dominanti, il prototipo introduce un’architettura multilayer verticale, in cui memoria e unità di calcolo sono strettamente integrate e collegate da una rete fittissima di connessioni verticali ad alta velocità.
Il “memory wall” e i limiti dei chip piatti
I moderni modelli di intelligenza artificiale, come ChatGPT o Claude, devono trasferire quantità enormi di dati tra la memoria, che conserva le informazioni, e le unità di calcolo, che le elaborano. Nei chip tradizionali a due dimensioni tutti i componenti sono disposti su una superficie piatta, con memoria limitata e distribuita, costringendo i dati a percorrere tragitti lunghi e congestionati.
Questo squilibrio è noto come “memory wall”, il punto in cui la velocità di calcolo supera la capacità del chip di fornire dati in tempo utile. “Le unità di calcolo corrono molto più veloci di quanto le informazioni riescano a spostarsi”, ha spiegato Subhasish Mitra, professore di ingegneria elettrica e informatica a Stanford. Per decenni, l’industria ha cercato di aggirare il problema riducendo le dimensioni dei transistor e aumentando la densità sui chip, ma anche questa strategia sta raggiungendo limiti fisici, definiti “miniaturization wall”.
Secondo i ricercatori, la combinazione di questi due colli di bottiglia frena l’evoluzione dell’hardware per l’AI. “Il memory wall e il miniaturization wall formano una combinazione letale”, ha osservato Robert M. Radway, professore alla University of Pennsylvania e coautore dello studio. La risposta, quindi, non è solo rendere i chip più piccoli, ma ripensarne l’architettura, integrando memoria e calcolo in modo radicalmente diverso.
L’architettura 3D e la produzione monolitica
Il nuovo chip affronta questi limiti “salendo in verticale”. I suoi componenti ultrasottili sono impilati come i piani di un grattacielo, mentre le connessioni verticali funzionano come ascensori ad alta velocità, consentendo il trasferimento simultaneo di grandi volumi di dati tra i livelli. “Integrando memoria e calcolo in verticale, possiamo muovere molte più informazioni molto più rapidamente”, ha spiegato Tathagata Srimani, professore alla Carnegie Mellon University e senior author dello studio.
A differenza dei precedenti tentativi di chip 3D, basati sull’impilamento di circuiti separati, il team ha adottato un processo monolitico, costruendo ogni strato direttamente sopra il precedente in un’unica sequenza produttiva. Le temperature contenute utilizzate nella fabbricazione evitano di danneggiare i livelli sottostanti, consentendo una densità di integrazione e di connessioni verticali senza precedenti.
Un elemento chiave del progetto è che l’intero processo è stato completato in una fonderia commerciale statunitense. “Trasformare un concetto accademico all’avanguardia in qualcosa che una fabbrica commerciale può produrre è una sfida enorme”, ha dichiarato Mark Nelson, vicepresidente di SkyWater Technology. Il risultato dimostra che queste architetture avanzate non sono solo teoricamente valide, ma realizzabili su scala industriale negli USA.
Prestazioni, efficienza e impatto sull’AI
I primi test hardware indicano che il prototipo supera chip 2D comparabili di circa quattro volte. Le simulazioni di versioni future, con un numero maggiore di livelli di memoria e calcolo, suggeriscono però guadagni ancora più ampi: fino a dodici volte migliori su carichi di lavoro reali di intelligenza artificiale, inclusi quelli derivati dal modello open-source LLaMA di Meta.
Il risultato più rilevante riguarda l’energy-delay product (EDP), una metrica che bilancia velocità ed efficienza energetica. Riducendo drasticamente le distanze percorse dai dati e aumentando il numero di collegamenti verticali, il chip apre un percorso realistico verso miglioramenti compresi tra 100 e 1.000 volte rispetto alle architetture piatte tradizionali.
Per i ricercatori, il significato del progetto va oltre la pura potenza di calcolo. Dimostrare che chip monolitici 3D possono essere progettati e prodotti negli Stati Uniti definisce un nuovo modello di innovazione domestica. “Non si tratta solo di performance, ma di capacità”, ha affermato H.-S. Philip Wong, professore alla Stanford School of Engineering. La transizione verso l’integrazione verticale, secondo il team, richiederà una nuova generazione di ingegneri formati su queste tecnologie, già coinvolti attraverso collaborazioni e programmi di ricerca dedicati.
