Immagine copertina generata con l’intelligenza artificiale
Synopsys ha presentato i risultati in silicio di quello che definisce il primo chip di test PCIe 6.0 realizzato con un’architettura 3D. Il progetto utilizza un PHY a 5 nm integrato in un package con face-to-face stacking e raggiunge 64 GT/s per linea, arrivando fino a 128 GB/s su un collegamento a otto linee. Per ottenere questo risultato, l’azienda è partita da un precedente chip di test 2D, modificandone l’architettura per adattarla al nuovo approccio tridimensionale.
Un PHY PCIe 6.0 dentro un chip 3D
Il componente sviluppato da Synopsys utilizza segnalazione PAM4 e, secondo i risultati comunicati dall’azienda, i segnali ricevuti presentano aperture degli eye diagram sufficienti a rispettare il requisito di bit error rate previsto dallo standard PCIe 6.0.
Il punto centrale dell’esperimento non è però soltanto la velocità raggiunta. L’obiettivo è dimostrare che un PHY PCIe ad alta velocità può essere inserito anche all’interno di una struttura 3D con die sovrapposti, nonostante le difficoltà aggiuntive introdotte dal collegamento verticale.
Synopsys spiega di essere partita da un chip PCIe 6.0 2D già esistente, per poi scomporne il progetto, aggiungere i through-silicon vias (TSV) e ripetere le attività di progettazione e verifica sulla base dei process design kit specifici per il 3D.
Perché il collegamento verticale complica tutto
Nei chip monolitici, i PHY PCIe vengono normalmente posizionati sul bordo del die, vicino ai collegamenti I/O del package. Questa disposizione permette di mantenere corte le tracce verso il substrato e di limitare fenomeni come attenuazione e riflessioni.
Anche nei package 2.5D la disposizione rimane sostanzialmente simile, con i PHY collocati lungo il bordo esterno dei chiplet. Il face-to-face hybrid bonding, invece, cambia completamente lo scenario.
Il die inferiore viene capovolto, facendo incontrare il proprio livello di redistribuzione con quello del die logico sovrastante. Di conseguenza, i PHY PCIe finiscono rivolti dalla parte opposta rispetto al substrato a cui devono arrivare i segnali. Questi ultimi devono quindi attraversare verticalmente il silicio attraverso i TSV.
Il problema è che ogni TSV attraversa silicio attivo e richiede uno spazio di sicurezza. Per questo motivo non è possibile semplicemente collocare le vie verticali esattamente sotto il PHY. Come spiegato da Manmeet Walia di Synopsys a Electronic Design, il percorso deve spesso raggiungere uno degli strati metallici superiori, cambiare direzione e soltanto successivamente scendere verso il substrato.
PAM4 e le difficoltà della progettazione 3D
La progettazione introduce anche altri compromessi. Synopsys sottolinea che regole di layout ed elettromigrazione cambiano in modo significativo quando si passa a un’architettura 3D.
Anche il numero di TSV deve essere valutato attentamente: aumentarli può contribuire alla larghezza di banda, ma può allo stesso tempo aumentare il rischio che i segnali interferiscano tra loro. Un’ulteriore difficoltà riguarda la logica del cliente che potrebbe trovarsi proprio sopra il percorso utilizzato dal PHY per raggiungere il substrato.
A rendere il lavoro ancora più delicato contribuisce la tecnologia PAM4, utilizzata da PCIe 6.0. Rispetto alla segnalazione NRZ adottata fino a PCIe 5.0, PAM4 trasporta due bit per simbolo, ma lascia meno margine agli errori.
Verso il 3.5D con UCIe
L’esperimento di Synopsys si inserisce in un’evoluzione più ampia delle tecnologie di packaging. Le generazioni PCIe, storicamente distanziate di circa cinque-sette anni, stanno oggi arrivando con una cadenza più ravvicinata: PCIe 8.0 è atteso nel 2028 e dovrebbe raggiungere 256 GT/s per linea.
Secondo Walia, il passo successivo potrebbe essere rappresentato dal 3.5D packaging. In questa configurazione i PHY PCIe verrebbero rimossi completamente dal die inferiore e sostituiti da UCIe, con i PHY trasferiti su un chiplet laterale posizionato sull’interposer.
Questo elemento avrebbe il compito di funzionare come un hub multiprotocollo per Ethernet, PCIe e CXL. Synopsys, tuttavia, non ha indicato una tempistica per questa evoluzione. Nel frattempo, l’azienda afferma che alcuni clienti stanno già valutando tecnologie di processo angstrom-class per i die superiori delle future strutture impilate.
Fonte: Tom’s Hardware
